网上的消息鱼龙混杂，在大多数人看来，只要有了光刻机，招聘几个工程师，然后把设计图纸交给代工厂，就能批量生产芯片。但是事实果真如此吗？我想没那么简单吧，不然的话中东地区财大气粗，为何asml依旧选择把80%的euv光刻机送到台湾省和韩国的三星？
为什么大陆20年底才量产14nm，去年七月份才生产7nm的产品？抱着求真务实的态度，我花了近两百元买下这本书——《超大规模集成电路先进光刻理论与应用》。就是想了解一下，芯片到底怎么做？把硅片扔到光刻机里面曝光一下就完事了吗？光刻工艺有哪些技术难点？
0.5 背景知识
要想谈光刻技术，首先需要知道什么是光刻技术。简单来说，光刻技术就是用光化学反应（photo–chemical reaction）原理，把想要的图形“印刷”到晶圆（wafer）上的过程。这么说来，光刻工艺真不应该叫刻，应该叫印。毕竟一个一个一个晶体管（transistor），不是雕刻上去，而是光化学反应印上去的……
有了这个最基本的认识，该提到另一个事实了。那就是下面的等式不成立：
硅片+光刻机＝芯片
芯片的生产流程应该是这样的：首先需要高纯硅晶圆（废话，做菜当然要原材料），对晶圆进行清洗和热氧化，然后才是光刻、刻蚀、离子注入、退火、扩散、化学气相沉积（CVD）、物理气相沉积（PVD）、化学机械研磨，然后再进行封装测试，通过测试的成品就可以包装入库，然后流入市场。
1 半导体技术节点
关注数码圈的朋友，对这个词不会太陌生。比如说Intel曾经一直专注于深挖14nm工艺的潜力（bushi），再比如火龙810所用的20nm等等。
这里的xx纳米是指集成电路上器件的尺寸，也就是所谓技术节点。技术节点定义不是看研发人员的心情，想怎么叫就怎么叫，而是根据权威文件国际半导体技术路线图（ITRS）来制定的。
需要说明的是，集成电路可以分为逻辑器件（logic）和存储器件两大类，逻辑器件是指以互补金属氧化物半导体（CMOS）为基础的数字逻辑器件，存储器件则包括动态随机存储器（DRAM）和闪存器件。通俗一点来说就是你手机里面的soc是逻辑器件，内存和闪存则是存储器件。这两类不同的集成电路，其技术节点的定义也是不一样的。
对于logic来说，一般采用栅极（gate）的长度（gate length）作为技术节点的标志；而存储器件的栅极是由一个一个一个密集的线条构成，它代表了整个器件中最小的周期。
不过由于商业宣传等因素，现在各大半导体厂商宣传的xx nm往往不是gate length。例如Intel 10nm工艺改称Intel 7，Intel 7nm改称Intel 4。所以现在不能只看纳米前面的数字，还应该结合代工厂和晶体管密度来判断，三星5nm和台积电5nm就是天壤之别。Intel 10nmSF工艺的晶体管密度是每平方毫米1亿个（100 MTr/mm²，million transistor），台积电2018年量产的N7工艺的密度是91，台积电N5的提升较大，达到了171！（原来的Intel 7nm密度为163）不过N5的171也是理论最大值，一般情况下不会用到这么高的密度。
而存储器件的栅极是由一个一个一个密集的线条构成（不管是内存还是闪存），它代表了整个器件中最小的周期。
除此之外，存储器件的光刻图形有自身的特征。最明显的当属围绕着存储单元（cell）的周边图形（periphery），通俗来说就是中间是存储颗粒，四周是控制电路。
1.5 半节点
何为半节点？我先举个例子，从台积电N5到台积电N3，中间还有N4和N4P，这个N4和N4P就是半节点。
从一个技术节点到下一个技术节点，器件的关键线宽（critical dimension，CD）是按照0.7倍缩减（大概），比如三星14nm之后恰好是14*0.7≈10nm，再往后就是10*0.7=7nm。一般来说一个新技术节点的开发，需要18-24个月，也就是所谓的摩尔定律（Moore＇s law）。
但是新技术节点的开发，需要新的设备、材料甚至是新的头脑。如果两年的时间内没有完成开发，而是在两年半之后才拿出新的工艺，就会在市场竞争中落败。因此，出于市场的考虑，生产厂商会采用手头上的设备生产比现有技术节点更小的产品。比如Intel 32nm到22nm之间的28nm，三星10nm和7nm之间夹了个8nm，台积电N5和N3中间夹了个N4。虽然半节点打不过新节点，但是可以更早投入市场。在3nm到来之前，消费者会更倾向于选择4nm芯片而不是5nm芯片。
2 集成电路的结构与光刻层
集成电路是依靠平面工艺一层一层堆积起来的（怪不得台湾那边把集成电路叫积体电路）。对于逻辑器件来说，首先要在硅衬底上划分制备晶体管的区域（active area），然后通过离子注入实现N型和P型区域（不知道什么是N P的，自己去翻阅模电的教材），之后离子注入构成每一个晶体管的源极（source）和漏极（drain）。上述部分统称为前道工艺（FEOL）。
有前道工艺，那么当然也会有后道工艺（BEOL）。后道其实就是导线，一般来说用铜，所以后道也叫铜互联。（20年前台积电就是靠成功研发130nm铜制程，打破IBM的垄断）。
夹在前道和后道中间的当然是中道（MOL），一般是用钨或者钴把晶体管的源极、栅极、漏极和后道的第一层金属相连。由于器件的密度越来越高，中道的工艺也越来越难，半导体器件的良率问题往往发生在中道。
讲完集成电路的结构，下面来和大家交流一下光刻层。罗马不是一天建成的，芯片也不是一次光刻就能制成的。一块芯片往往需要数十次的光刻，但是光刻和光刻是不一样的。有的光刻层图形较大，有的较小。而出问题往往就发生在较小图形的光刻层上，因此又被称为关键光刻层（critical layer）。
对于一个新技术节点的光刻工艺来说，关键层需要采用新工艺和新设备，而非关键层可以沿用上一个节点的工艺和设备。例如台积电n7+工艺，非关键层没有使用euv光刻机，而是继续使用duv光刻机。
3光刻工艺
我知道大家都对光刻工艺很感兴趣，在这里我要澄清一个误区，我相信不止我一个人会那么想。光刻真的不是用激光在硅片上雕刻（就像车床那样）！
光刻工艺基本流程（process flow）如下图所示。首先在晶圆表面涂光刻胶并烘干，烘干后的晶圆被送到光刻机里面，光线通过掩模把掩模上的图形投影在光刻胶上，从而激发光化学反应（是不是有点像胶片相机拍照的过程？）
你以为现在就完了？不不不，曝光后的晶圆还需要进行二次烘烤，也就是曝光后烘烤（post-exposure bake，PEB），目的是让光化学反应更充分。最后把显影液喷洒到晶圆表面，使得曝光图形显影（develop，怎么那么像洗照片）
到此光刻工艺算是告一段落，但是之后仍需检测光刻胶上的图案，测量项目包括套刻误差（overlay），也就是光刻胶上的图形和前面工序留下的图形是否对准；然后是测量图形的尺寸，不过由于半导体器件太过渺小，不能拿游标卡尺或者螺旋测微器来测量，因此要借助电子显微镜来测量。测量合格的晶圆再进入下一道工序，而不合格的则送去返工。返工，通俗来讲就是用化学药品把晶圆表面的光刻胶洗掉，然后再涂抹光刻胶重新开始光刻。
到这里，大家应该已经明白，光刻工艺需要很多设备和材料，不单单是光刻机一种设备就能做出芯片来。涂胶、烘烤和显影需要匀胶显机，后续的测试还需要套刻误差测量仪、电子显微镜和去胶机。
在涂胶显影设备领域，全球范围内日本东京电子（TEL）一家独大，市场份额接近 87%，其他生产企业包括日本迪恩士（DNS）、德国苏斯微（SUSS）、中国台湾亿力鑫（ELS）、韩国 CND 等，国内企业主要是芯源微（占据国内4%份额）和润华全芯微。希望国内相关企业继续加油！
刚刚有个词不知道大家有没有注意到，那就是掩模（或者叫掩膜，mask，港台地区称之为光罩）。什么是掩模？即在半导体制造过程中，用于光刻工艺的图形“底片”。其作用是在硅片上选定的区域中对一个不透明的图形模板遮盖（怪不得港台地区叫光罩，也蛮贴切的），继而下面的腐蚀或扩散将只影响选定的区域以外的区域。
拿新麒麟举例子，工程师不能直接跟代工厂的光刻机下命令，你在这给我刻一个大核，在这刻一个中核。代工厂需要先根据GDS文件，才能制作掩模，然后才能展开生产。
进行光刻工艺，光刻胶必不可少。光刻胶又称光致抗蚀剂，是一种对光敏感的混合液体。光刻胶最早由欧美企业长期把持，但是小日子后来居上，日企占据市场龙头地位。2020年，日本东京应化、JSR和美国杜邦公司占据大部分市场份额。
我国光刻胶相关公司主要有晶瑞股份、南大光电、金龙机电、宝通科技、飞凯材料、怡达股份等。它们也取得了一些进步和突破，给它们一些时间吧。先抢占中低端份额，保证收支平衡再研发新产品，也是个不错的选择。毕竟成熟制程市场还是很大，人家台积电至今也没关掉28nm产线不是？
不过突破依然是个很难的过程，大家都知道材料学重要，但是大家都不想学材料。我本人如果考研深造，也不会再去做ms材料计算了。
4 光刻机
以ASML为例，光刻机主要由照明光学模组、光罩模组和晶圆模组三部分构成。
照明光学模组，可以继续细分为光源模组（source）、照明模组（lllumination module）和投影物镜模组（projection lens）。
光源模组可以简化为一个激光器，释放出duv（deep ultra violet，深紫外光）或者euv（extreme ultra violet，极紫外光）看到这里，有的朋友会问，把duv光刻机的光源换成euv激光器，是不是就能改装成euv光刻机了呢？答案当然是不能的。就好像我们把燃油车的汽油机换成电动机，也不能得到一辆新能源汽车一样。加上euv光刻机的精度要求更高，对控制系统提出了更高的要求，旧瓶装新酒是不行的。
duv光刻机的镜头模组用的是透镜，和眼镜、放大镜是一类东西；而euv光刻机由于波长太短（13.5nm），大部分光学材料都有很强的吸收效应，因此只能使用反射镜模组（6-7个镜子）
照明模组用来“调制”光，让对外输出的光均匀度保持高度一致。这里不过多赘述。
投影物镜模组，把经过调制的光聚焦到晶圆表面。从原理上来说，投影物镜模组和相机的镜头没有本质区别。只不过光刻机的镜头组相当大（一米多高，直径40cm），镜片数量多一些罢了（）光刻机镜头的要求极高，表面的平整度几乎到了变态的地步。
如果说镜头有中国那么大面积，那么镜头表面的起伏不能超过一个乒乓球，可想而知。我甚至觉得纳米级已经不能衡量蔡司镜头的标准了。除此之外，构成镜头模组的十几片镜片，每一片都能够微调（根据传感器实时微调），以便尽可能消除误差。手机超广角的畸变不会带来什么后果，但是光刻机的镜头出现畸变可能要出大问题！
为什么要这么大的镜头？根据瑞利判据，CD＝k1 λ/NA，要获得更小的线宽CD，要么降低波长λ，要么提升NA值（数值孔径）。而数值孔径与镜头直径成正相关，因此增大镜头尺寸就可以提升NA值。
光罩模组由光罩传送模组（Reticle Handler）及光罩平台模组（Reticle Stage)两部分构成。光罩传送模组负责将光罩由光罩盒一路传送到光罩平台模组。而光罩平台模组负责承载及快速来回移动光罩。
为什么光罩要来回移动呢？ASML的光刻机成像的方式其买是扫描（scan）的方式，如同打印机一般。从照明系统打到光罩的光是条形光，所以光罩必须移动来完成扫描。
同样的，晶圆模组也是由两部分构成，分别为晶圆传送模组（Wafer Handler）和晶圆平台模组（Wafer Stage）。晶圆传送模组负责将晶圆由光阻涂布机一路传送到晶圆平台模组，晶圆双平台模组负责承载晶圆及精准定位晶圆来曝光。
这个双平台，也就是ASML引以为傲的TWINSCAN技术。这项技术引发长达20年的光刻革命。简单来说，TWINSCAN是一套具备双晶圆工作平台（双工件台）的光刻系统，平台1上的晶圆在曝光的同时，平台2上的晶圆已经完成对准工作，然后平台2上晶圆开始曝光，平台1上的晶圆完成曝光，卸载下线。
双工件台技术大幅提升了晶圆的曝光速度，目前ASML的光刻机曝光速度达到了275wafer/h，平均下来13秒曝光一个直径300mm的晶圆。晶圆平台的加速度高达7g！如果一辆跑车加速度有7g，那么0-100km/h仅需半秒不到的时间。光有速度还不行，晶圆平台一定要稳如老狗，否则曝光就会产生误差。差之毫厘谬以千里，集成电路的器件又是那么的小，任何在我们看来微小的误差，都可能导致器件报废。既要快，又要稳，而且是365天全年无休，这对材料工艺和自动控制提出了极高的要求。（晶圆平台是悬浮的，磁悬浮或者气浮，不与底座接触）
关于TWINSCAN以及ASML的发展史，我推荐大家去阅读《光刻巨人》这本书，看完之后真的很受启发。有时候办大事，天时地利人和缺一不可。
5 数据流程
简单来说，就是把芯片设计图纸交给代工厂（Fab），然后Fab再去根据图纸制作掩模，开始生产。
当然，IC设计公司提交的肯定不是大家想象的那种图纸。因为集成电路的元器件太小，动辄以nm来衡量；数量又很多，手机soc的晶体管数量可以高达百亿级别。如果放大画到纸上，需要的图纸将是天文数字，画出来费时费力，而且校准修订图纸也十分复杂。因此靠“画”图纸，是非常不现实的。
不过早期（60年代）的微电子工程师，的确通过手工绘制电路图。因为此时的集成电路规模不大，器件尺寸也较大。此前有传言，由于长期伏案绘图，资深的工程师胸前都会被桌子的边缘搁出印子来。根据胸口的印记，可以判断出此人的工作经验。
IC公司提交给Fab的是设计图形（GDS）文件。设计的版图（layout）后续要对版图进行处理，以消除光学临近效应（optical proximity effect，OPE）。这是因为曝光过程中，图形或多或少存在畸变，需要进行补偿。很好理解，用模具铸造金属的时候，多多少少也会留个缝隙对吧，不会完全一致。
消除邻近效应之后，需要在掩模上加入用于光刻机对准的标识。
然后才能把文件发给掩模厂，制备掩模，投入生产中去。
6 缺陷检测
光刻图形的缺陷是指任何对目标图形的偏离。用大白话举例，比如说我希望某处有一个晶体管，但是晶体管偏移了位置，导致某处没有晶体管。这就是缺陷。
由于光刻流程很长，因此缺陷的来源也存在多种途径。
一是光刻材料的问题，比如说光刻胶里面进灰了或者过期变质了；
二是设备问题，比如机器内的灰尘掉落在晶圆的表面；
三是工艺问题，比如曝光的时候对准存在偏差。
缺陷检测可以分为两部分来进行：一是在晶圆表面涂胶之后，对表面的颗粒物进行检测；另一个则是在曝光之后，对图形进行缺陷检测。
6.1 涂胶后的缺陷检测
怎么检测晶圆表面的光刻胶上是否有缺陷了，答案当然是用眼睛去看。开个玩笑，肉眼是很难看出细小颗粒物的，需要用到空白晶圆检测仪。仪器的原理是一束光照射在晶圆表面，有颗粒的地方和无颗粒的地方反光强度不一样，由此可以确定暗处或者亮点处为缺陷。根据入射光与晶圆的角度不同，可以分为暗场检测和亮场检测。前者视场为暗色，缺陷为亮色；后者视场为亮色，缺陷相对较暗。
检测仪记录下缺陷的坐标后，可以用电子显微镜或者原子力显微镜对缺陷做进一步的形状和成分分析。
6.2 曝光后的缺陷检测
这部分原理很简单，检测设备分析每一个曝光区域的图形，然后与相邻的曝光图形做比较，不一样的地方就是缺陷。
不过有的缺陷藏在介电材料下方，而电子显微镜发射的电子束无法穿透介电材料，因此有时会出现检测出了缺陷，但是用电镜看不到的情况。这时，原子力显微镜就该登场了。
7 成本
为什么高通骁龙888/8gen1宁可连用两代垃圾的三星工艺，也不愿意去找台积电下订单？台积电的产能是一方面，主要原因可能还是三星工艺的低成本吧？
一种工艺能否量产，不仅取决于技术指标，更取决于它的成本。如果台积电工艺的价格在后面加个零，恐怕少有公司会采用吧？
一枚芯片的造价，大概三到四成用在光刻部分。根据微博大佬的分析，Nvidia H100的成本价可能在3000美元左右，而台积电的代工费与封装费用加起来大概是1000美元。
DUV能不能做5nm，理论上NXT2050i加上SAQP是可行的，但为什么台积电坚决要在5nm工艺引入EUV呢？当然是因为成本！EUV可以减少光刻的次数，相应的也就减少了掩模的数量和光刻胶的用量，更不必说多次曝光会导致良率降低了。
国际半导体制造协会（SEMATECH）提出了一个模型，公式如下
怎么降低成本？
提高良率，避免返工
做好保养，延长光刻机与掩模寿命。
8 光刻工艺研发各部分的职责与协作
这几年SMIC一直被制裁，包括禁止购买设备与材料，还有今年传出来的被断了售后。去年10/7之后，长江存储和长鑫存储同样是被设备商断供，工程师一夜之间全部撤走。
这些新闻看着让人揪心，有的朋友可能会有这种想法：反正设备已经买到手了，不提供售后怎么了，大不了找别人修去。
打个不恰当的比方，就好像你的电脑坏了，Intel又不卖给你CPU，也不给你修CPU（不是修主板）。你总不能说找个店铺帮忙修吧？CPU可不是想修就修的，是很考验技术的活。
尤其是现在工艺越来越先进，工艺当中的诸多流程都不能靠Fab的工程师自己解决，需要设备商参与进来。最典型的就是ASML的EUV原型机，业界希望在70nm就用上EUV。但是后来的故事大家也知道，直到2019年，台积电量产n7+，这才用上EUV。而EUV的原型机在10年前就已经开始测试了。台积电想研发EUV，如果ASML不配合，那也是没法子的。
下图列举出Fab研发部门内部的组织结构，尤其是光刻预研（pre-development/path finder），离不开与设备商的交流。
值得一提的是，研发新工艺的过程中，如果出现了更新更好的材料与设备，此前的模型也需要随之调整。经过3-4次OPC学习循环之后，新的技术节点也就大功告成。
之前有朋友提过，台积电的先进工艺是两个团队同时推进，如果某个方案遇挫，planB可以随时顶上。如果某个方案优先出成果，那么另一个团队也会立即加入。因此台积电能够在先进工艺独领风骚，也就不足为奇了。
